Pré-processamento do arquivo VHDL e síntese RTL da arquitetura
A tarefa consiste em:
1) Ler o código VHDL fornecido no arquivo pdf em anexo.
2) Analisar o código VHDL do algoritmo de Fibonacci a fim de entender como faz o cálculo da sequência
3) Reescrever o código eliminando todas as linhas de código desnecessárias para a síntese RTL (gerando o código reduzido)
4) Indicar no código reduzido as operações do datapath e as operações da unidade de controle
5) Realizar a síntese do datapath
6) Gerar a tabela de transição de estados da unidade de controle (FSM)