Weekly outline
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Aula Inicial:
- Introdução a Metodologia de Projeto Semi-dedicado.
- Apresentação do Projeto Snake.
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Aula 2:
- Experimentos com descrições VHDL (Full Adder e Mux)
- Conceitos VHDL
- Modelo dataflow e comportamental
- Processos e lista de sensibilidade
- Atraso Inercial e Delta
- Tipo enumerado e array
- Inferência de registrador não desejado
- Consulta: Livro de Pong Chu (4.1 a 4.5)
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Aula 3:
- Experimentos com descrições VHDL (Contador e Máquina de Estados Finitos)
- Conceitos VHDL
- Bibliotecas IEEE
- Atributos
- Conceitos de Circuitos
- Lógica Sequencial
- Máquinas de Estados (Moore e Mealy)
- Consulta: Livro de Pong Chu (5.1, 5.2 e cap. 6)
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Aula 4:
- Experimentos com descrições VHDL (Full Adder, Ripple-Carry Adder, Funções, Procedimentos e construção de Bibliotecas)
- Conceitos VHDL
- Modelagem Estrutural
- Funções e Procedimentos
- Bibliotecas do Usuário
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Aula 5:
- Projeto e Geração de Módulos Aritméticos em ASICs
- Bibliografia: Livro de Jan Rabaey (Seção 11.3 até pag. 577)
- Experimentos com descrições VHDL (Ripple-Carry Adder e Unidade Lógica Aritmética)
- Conceitos VHDL
- Modelagem Estrutural
- Generate
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Semana Santa: não haverá aulas
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Aula 6:
- Experimentos com descrições complexas VHDL (FSM_Food e operações associadas)
- Conceitos de Circuitos
- FSMDs
- Máquinas de Estados Finitos com Dados (Datapath Implícito)
- Máquinas de Estados Finitos com Datapath Explícito
- Consulta: Livro de Pong Chu (seção 7.1)
- Experimentos com descrições complexas VHDL (FSM_Food e operações associadas)
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Aula 7:
- Introdução ao Projeto-1
- Conceitos de LFSR- configuração Galois
- Realização do projeto- simulação em software, elaboração de código VHDL e simulação com o Modelsim
- Introdução ao Projeto-1
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Semana de Provas: P1 ocorrerá no dia 02 de maio, terça, às 14H.
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Aula 8:
- Testbench de Circuitos Sequenciais e Combinacionais
- Conceitos VHDL
- Processos
- Lista de Sensibilidade x Wait
- Testbench de Circuitos Sequenciais e Combinacionais
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Aula 9:
- Memórias: arquitetura e leiaute de CIs
- Livro de Jan Rabaey- Seções 12.1, 12.2.3, 12.2.4 e 12.3.2
- Geração de memórias via Quartus II e verificação com testbenches
- Ler apostilas antes da aula
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Aula 10:
- Síntese Lógica de ASICs
- Uso do Leonardo Spectrum para a síntese de FSM
- Síntese Lógica de ASICs
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Aula 11:
- Fluxo de Projeto com ASICs (continuação)
- Fluxo de Projeto com FPGAs (ler seções 3.1 a 3.3 do livro de Pong Chu)
Atenção: Ler a apostila de conceitos e o manual do Cyclone II antes da aula.
- Fluxo de Projeto com ASICs (continuação)
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Aula 12:
- Preparação do Projeto-2
- Finalização de pendências em projeto de blocos (aulas anteriores) e seus testbenches
Recomendações importantes:
1) Ler o texto sobre a funcionalidade e estrutura do circuito Snake (ver material da aula 1).
2) Recuperar tudo que foi realizado sobre o Snake nas práticas desde o início do semestre.
- Preparação do Projeto-2
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Aula 12: continua a aula 11
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Aula 13: continua as aulas 11 e 12
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